Forksheet ng mga transistor: ang susi sa pag-scale na lampas sa 2 nm

Ang industriya ng semiconductor ay nakakaranas ng isang mahalagang sandali: Ang mga transistor forksheet ay gumapang sa lahat ng mga roadmap Nakikita ito ng mga nangungunang tagagawa bilang susunod na malaking hakbang pasulong para sa pag-scale nang higit pa sa tradisyonal na GAA nanosheets. At hindi ito nagkataon lamang: ang bawat bagong node ay mas mahal, mas kumplikado, at mas maselan, kaya ang anumang arkitektura na naglalagay ng mas maraming density, performance, at efficiency nang hindi tumataas ang mga gastos ay awtomatikong nagiging mahalagang manlalaro.

Sa loob ng kontekstong ito, Ang Samsung, Intel, TSMC, at imec ay kumikilos nang buong bilis upang tukuyin kung ano ang magiging hitsura ng 2 nm, 1 nm, at mga susunod na henerasyon ng angstrom (A14, A10, A7, atbp.) na mga node. Sa prosesong ito, ang forksheet ay nakatakdang maging isang "matalinong hakbang sa pagitan" sa pagitan ng kasalukuyang mga nanosheet GAA at mga CFET (Complementary FET) sa hinaharap, na darating kapag ang patayong pagsasama ng mga nanop device na nakapatong sa isa't isa ay naging isang realidad sa industriya at hindi lamang isang ehersisyo sa laboratoryo.

Ano ang isang transistor forksheet at bakit ito napakahalaga?

Ang forksheet transistor ay isang direktang ebolusyon ng GAA nanosheet transistor.Dinisenyo upang mapakinabangan ang lohika at densidad ng SRAM nang hindi nangangailangan ng kumpletong muling pagdisenyo ng proseso ng pagmamanupaktura, ang susi ay nakasalalay sa pagpapakilala ng isang estratehikong dielectric wall na nagbibigay-daan sa mga nMOS at pMOS transistor na mailagay nang mas malapit sa isa't isa nang hindi nagti-trigger ng parasitic capacitance.

Sa mga kumbensyonal na GAA nanosheet, Ang limitasyon ay hindi nagmumula sa mismong channel kundi sa distansya sa pagitan ng mga komplementaryong aparato. na bumubuo ng isang CMOS logic gate. Kung ang mga ito ay ilalagay nang masyadong magkalapit, ang capacitance sa pagitan ng mga N/P area ay lubhang tataas, na magpapababa sa performance, magpapataas ng konsumo ng kuryente, at makakahawa sa signal. Ang pinakamababang distansyang ito ay nagiging isang tunay na hadlang para sa higit pang pagbabawas ng laki ng mga karaniwang cell.

Ang Imec, na nangunguna sa pananaliksik sa mga advanced na aparato sa loob ng maraming taon, ay nagsimulang pag-aralan kung saan nagsimulang "masira" ang scalability ng mga nanosheet. Ang resulta ng mga pag-aaral na iyon ay ang ideya ng forksheetSa halip na iwanang "nakalantad" ang espasyo sa pagitan ng mga komplementaryong transistor, isang insulating wall ang ipinakikilala na pisikal na naghihiwalay sa mga sona ng mga aparatong may parehong uri, depende sa variant.

Sa orihinal nitong konsepto, Ang forksheet ay naglagay ng panloob na dielectric wall sa pagitan ng nMOS at pMOS sa loob ng parehong karaniwang selula. Ang pader na ito ay nagbibigay-daan sa dalawang transistor na mas magkalapit nang hindi lubos na pinapataas ang kapasidad, dahil ito ay nagsisilbing harang elektrikal sa pagitan ng mga gate at ng mga aktibong rehiyon. Kaya, ang taga-disenyo ay nahaharap sa dalawang opsyon: bawasan ang lawak ng selula upang magkasya ang mas maraming lohika bawat milimetro kuwadrado o gamitin ang "dagdag" na espasyo upang palawakin ang mga nanosheet at makakuha ng performance.

Hindi maliit ang mga bilang na kinakaharap ng industriya: Ayon sa mga simulasyon, kumpara sa isang klasikong GAA nanosheetAng disenyo ng forksheet ay maaaring makamit ang hanggang 10% na mas mataas na pagganap, isang pagpapabuti ng humigit-kumulang 24% sa kahusayan ng enerhiya, at isang pagbawas sa lawak ng cell na halos 20%. Sa lahat ng ito, pinapanatili ang malaking bahagi ng mga hakbang sa proseso na na-master na para sa mga nanosheet.

Mula FinFET patungong GAA at mula GAA patungong forksheet: ang susunod na hakbang

Para maunawaan kung saan nababagay ang forksheet, kailangan nating bumalik sandali. Nang lumabas sa merkado ang mga FinFET, nalutas nila ang problema sa pagkontrol ng channel. na ang mga planar transistor ay nagdusa habang lumiliit ang node. Itinaas ng "fin" o palikpik ang channel sa 3D at niyakap ng gate ang tatlong gilid, na nagpapabuti sa electrostatic control at binabawasan ang leakage.

Ang susunod na hakbang ay ang gate-all-around (GAA), kung saan Ang kanal ay hindi na isang palikpik kundi ilang nakasalansan na pahalang na silicon sheetganap na napapalibutan ng gate. Lalo nitong pinapalakas ang kontrol sa channel at nagbibigay-daan sa pag-scale sa 3nm, 2nm, at higit pa. Ang Intel, TSMC, at Samsung ay nasa kalagitnaan ng paglipat sa arkitekturang ito gamit ang kanilang mga Intel 18A, TSMC N2, at Samsung SF3E node, bukod sa iba pa.

Gayunpaman, kahit ang GAA na may mga nanosheet ay may petsa ng pag-expire. Ang dakilang mithiin ng industriya ng lohika ay ang CFETkung saan ang mga nyp transistor ay patayong nakasalansan sa ibabaw ng isa't isa, kaya, sa antas ng planta, sinasakop nila ang sukat ng isang aparato. Halos mabawasan nito ang lawak ng ilang kritikal na selula at makapagbibigay ng napakalaking pagpapabuti sa densidad at PPA (kapangyarihan, pagganap, lawak).

Ang problema nun Ang CFET ay isang tunay na bangungot sa integrasyon.Nangangailangan ito ng tumpak na pagkontrol sa materyal at lubos na tumpak na pagkakahanay sa pagitan ng mga nakapatong na aparato, pati na rin ang isang napaka-maselan na koreograpiya ng proseso upang maiwasan ang pinsala sa mga transistor sa ibaba habang ginagawa ang mga nasa itaas. Ito ang dahilan kung bakit itinuturing ng imec at iba pang mga manlalaro ang forksheet bilang isang makatwirang pansamantalang hakbang: muling ginagamit nito ang karamihan sa GAA flux, nagdaragdag ng dielectric wall, at nagpapabuti ng density nang hindi pa tumatalon sa ganap na patayong pagpatong.

Mula sa perspektibong temporal, Ipinoposisyon ng IMEC ang forksheet bilang pangunahing pokus sa pagtatapos ng dekadang ito, na may layuning makabuo ng produksyon sa bandang 2028, habang ang high-end na CFET ay mas malamang na maging handa sa unang bahagi ng kalagitnaan ng dekada 30, na may maturity ng industriyal na produksyon sa bandang 2032 ayon sa kanilang mga pagtatantya.

Pananaw ng Samsung: aabot sa 1 nm ang forksheet

Hindi na limitado ang Samsung Foundry sa pakikipagkumpitensya sa TSMC o paghabol sa timeline ng Intel; Malinaw na nakatuon ang mga Koreano sa 1 nm node. pagsapit ng bandang 2031, at ang forksheet ay isang mahalagang bahagi ng estratehiya nito. Nais ng kumpanya na magtuon nang husto sa density, kahusayan, at pagganap, kahit na patuloy na mangunguna ang TSMC sa volume.

Sa planong ito, Plano ng Samsung na gumamit ng mga transistor na may lapad ng channel na malapit sa 1 nmna katumbas ng humigit-kumulang limang atomo. Hindi lamang ito isang unti-unting pagbawas mula sa 2 nm, kundi isang tunay na pisikal na hangganan ng kasalukuyang kaugnay ng pagkontrol ng channel, paghawak ng mga materyales, at istatistikal na pagkakaiba-iba ng aparato-sa-aparato.

Ang pamamaraan ng forksheet ng Samsung ay naglalayong bawasan ang espasyo sa pagitan ng mga transistor Sa paggamit ng mga limitasyon ng kasalukuyang mga lithographic scanner, isang insulating "wall" ang ipinapasok sa pagitan ng mga device upang mapigilan ang electrical interaction sa pagitan ng mga ito, na lalong nagpapataas ng density per unit area. Ang mas kaunting physical separation ay nangangahulugan ng mas maraming transistor sa parehong espasyo, ngunit mas malaki rin ang pangangailangan sa leakage at coupling control; kaya naman mahalaga ang dielectric wall.

Hanggang ngayon, ang pagtalon mula sa FinFET patungong GAA ay nagbigay-daan na isang kapansin-pansing pagpapabuti sa kahusayan ng enerhiyaAng channel, na napapalibutan sa apat na gilid, ay nagbabawas ng tagas kumpara sa three-sided gate ng mga FinFET. Nagdaragdag ang forksheet ng karagdagang pag-optimize sa pamamagitan ng pagtugon sa isa sa mga pangunahing bottleneck: ang pisikal na distansya sa pagitan ng mga nyp device sa loob ng cell. Upang lumampas sa 2 nm nang hindi nakompromiso ang pagkonsumo ng kuryente o pagganap, ang ganitong uri ng agresibong solusyon ay nagiging mahalaga.

Sa konteksto ng merkado, Ang Samsung ay nananatiling pangalawang pangunahing manlalaro sa mga operasyon ng pandayan. Sa usapin ng dami ng produksyon, ang TSMC ay nasa ibang antas na may mahigit 70% ng pandaigdigang bahagi ng merkado. Gayunpaman, mahusay na ginamit ng mga Koreano ang napapanahong inobasyon: sila ang unang nagpakilala ng EUV sa kanilang 7nm node at sila rin ang unang naglagay ng GAA sa produksyon sa 3nm. Hindi nito naibigay sa kanila ang pangunguna sa kita, ngunit siniguro nito ang patuloy na presensya sa usapang pang-teknolohiya.

Ang 1 nm node na may forksheet ay dapat tingnan, sa ngayon, bilang isang tanda ng teritoryo at teknolohikal na ambisyon Sa halip na tingnan ito bilang isang bagay na agad na babagsak sa merkado, ang tunay na hamon ay ang pagbabago ng teoretikal na kalamangan sa densidad at PPP tungo sa aktwal na produksyon na may makatwirang ani at abot-kayang gastos. Doon, ayon sa kasaysayan, napapasya ang mga tunay na nanalo: hindi sa mga presentasyon sa kumperensya, kundi sa pabrika.

Panloob na dingding at panlabas na dingding: ang ebolusyon ng disenyo ng forksheet

Nang iprisinta ng imec ang konsepto ng forksheet noong 2017, Ang orihinal na arkitektura ay batay sa isang "panloob na pader" Matatagpuan sa pagitan ng mga nMOS at pMOS device sa loob ng karaniwang cell, ang insulating wall ay ipinakilala nang maaga sa daloy, bago ang gate pattern, at mula noon ay kinailangang makayanan ang hindi mabilang na mga hakbang sa pagproseso: selective etching, deposition ng iba't ibang dielectrics, heat treatments, atbp.

Ang pamamaraang ito ay nagdulot ng ilang mahahalagang kahirapan. Ang lapad ng pader na iyon ay kailangang maging napakaliitnasa hanay na 8 hanggang 10 nm, kung ang taas ng cell na humigit-kumulang 90 nm ay pananatilihin. Dahil sa manipis na pader na nakalantad sa napakaraming kasunod na hakbang, ang anumang bahagyang over-etch o kemikal na pag-atake ay maaaring makabawas dito nang hindi mapigilan. Nagpatupad ito ng napakahigpit na mga kinakailangan sa dielectric material at sa mga tolerance ng proseso.

Bukod dito, Sa maraming disenyo ng lohika, ang mga gate ng mga np transistor ay may bahaging kapareho ng trace.Sa pamamagitan ng paglalagay ng matibay na harang sa pagitan nila, nagiging kumplikado ang koneksyon na ito: maaaring kailanganing "tumalon" ang pinto sa ibabaw ng dingding, na nagdaragdag ng hindi gustong parasitic capacitance, o kailangan ng mas kakaibang mga solusyon sa pagruruta na magdudulot ng parusa sa performance at area.

Ang isa pang sensitibong punto ng forksheet ng panloob na dingding ay ang kontrol ng channel. Ang heometriya ng gate sa unang implementasyon ay talagang sumaklaw lamang sa tatlong panig ng channelSamakatuwid, ang electrostatic control ay hindi kasinghusay ng sa isang aklat-aralin na GAA. Habang patuloy na bumababa ang haba ng channel, ang relatibong pagkawala ng kontrol na ito ay nagiging lalong problematiko.

Dahil sa mga limitasyong ito, ang imec ay gumawa ng isang bagong diskarte gamit ang isang bagong variant na tinatawag na "tinidor sa panlabas na dingding"Sa bersyong ito, ang insulating wall ay matatagpuan na ngayon sa gilid ng karaniwang cell, na naghihiwalay sa mga device na may parehong uri na kabilang sa mga katabing cell, sa halip na ipasok ang harang sa loob mismo ng cell sa pagitan ng nMOS at pMOS. Malaki ang pagbabago nito sa diskarte sa integrasyon.

Kapag iginuguhit ang pader patungo sa labas, Maaaring dagdagan ang lapad nito sa humigit-kumulang 15 nm nang hindi naaapektuhan ang kabuuang taas ng selula.Dahil dito, maaari itong maitayo gamit ang mga kilalang materyales at kagamitan, tulad ng silicon dioxide, at, higit sa lahat, maipakilala sa susunod na bahagi ng pagkakasunod-sunod ng paggawa, kapag nakumpleto na ang mga kritikal na hakbang tulad ng pagbuo ng pinagmulan/drain o paglabas ng nanosheet. Sa pamamagitan ng pagpasok sa daloy kalaunan, ang pader ay nalalantad sa mas kaunting agresibong proseso, na ginagawang mas madali ang pagpapanatili ng integridad nito.

Mga kalamangan ng forksheet para sa panlabas na dingding: mas mahusay na kontrol at mas madaling paggawa

Ang paglipat ng dingding sa forksheet ng panlabas na dingding ay hindi lamang nagpapabuti sa kakayahang magawa, Pinapasimple rin nito ang integrasyon ng transistor gate.Ngayon, ang gate ay maaaring patuloy na pahabain sa ibabaw ng mga nyp device nang hindi kinakailangang tumawid sa isang harang sa gitna ng cell, na binabawasan ang pagiging kumplikado ng pagruruta at iniiwasan ang pagdaragdag ng hindi kinakailangang parasitic capacitance.

Isa pang kawili-wiling paraan ng paggamit ng forksheet para sa panlabas na dingding ay ang gupitin nang bahagya ang pader sa dulo ng prosesoKung, sa mga huling hakbang, humigit-kumulang 5 nm ng dingding na iyon ang maaalis, maaaring mabalot ng gate ang mas malaking bahagi ng channel, na siyang magpapanumbalik at magpapabuti pa ng electrostatic control kumpara sa nakaraang variant. Ang mga simulasyong ipinakita ng imec ay nagpapahiwatig ng pagtaas ng humigit-kumulang 25% sa conduction current salamat sa pagpapabuting ito sa gate-channel coupling.

Nilulutas din ng bagong disenyo ang isang klasikong problema ng mga nanosheet at ang unang henerasyon ng mga forksheet: ang pagpapatuloy ng mekanikal na stress (strain) sa channelSa proseso, isang proteksiyon na maskara ang tumatakip sa lugar kung saan mabubuo ang panlabas na dingding kalaunan, kaya ang silicon sa ilalim ng maskara ay nananatiling isang tuluy-tuloy na mala-kristal na bloke. Nagbibigay-daan ito sa mga materyales na pinagmumulan/pinaagos na nagdudulot ng strain—halimbawa, silicon-germanium para sa pMOS—na mas mahusay na magpadala ng strain sa channel.

Sa mga nakaraang arkitektura, na may mga patayong pagkaantala at mga diskuntinidad, Ang mekanikal na pagsisikap na iyon ay nabawasan ng mga maling pagkakahanay at mga depektoAng resulta ay nabawasang mobilidad ng carrier at, samakatuwid, mas kaunting kuryente para sa parehong boltahe. Malaki ang naiiwasan ng forksheet sa panlabas na dingding ang mga problemang ito, na nagbibigay-daan para sa mas pantay at sistematikong aplikasyon ng strain.

Kinukumpirma ng mga simulasyon sa mga alaala at oscillator ng SRAM na sa node A10 (humigit-kumulang 1 nm / 10 angstroms), ang bagong kaayusan ay maaaring makamit ang pagbawas ng cell area na humigit-kumulang 22% kumpara sa mga disenyo ng nanosheet-based na A14, na sinasamantala ang mas mahigpit na gate pitch at mas siksik na packing ng mga katulad na device. Sa mga oscillator circuit, kapag inilapat ang full strain, ang performance ng outer wall forksheet ay tumutugma o lumalampas sa katumbas na disenyo ng A14 at 2 nm; nang walang strain, ang conduction current ay bumababa ng humigit-kumulang 33%, na nagpapakita ng kahalagahan ng salik na ito.

Higit pa sa mga partikular na bilang, Ang malaking bentahe ng forksheet na gawa sa panlabas na dingding ay nirerecycle nito ang malaking bahagi ng kaalaman ng nanosheet.Gumagamit ito ng mga pamilyar na materyales, mga umiiral na kagamitan sa kasalukuyang mga pabrika, at mga pagkakasunud-sunod ng proseso na hindi nangangailangan ng muling pagtatayo ng buong planta. Binabawasan nito ang panganib, gastos, at oras ng pagkahinog kumpara sa mas nakakagambalang mga alternatibo.

Mga hamon at depekto sa metrolohiya sa mga istruktura ng forksheet

Habang lumiliit at nagiging mas masalimuot ang mga istruktura ng transistor, Ang pagtuklas ng depekto ay nagiging isang malaking sakit ng uloSa susunod na henerasyon ng CMOS, ang hamon ay hindi na lamang "paggawa ng transistor," kundi ang kakayahang makita at tumpak na masukat ang maliliit na depekto sa istruktura na gayunpaman ay may malaking epekto sa elektrikal na pag-uugali.

Sa kaso ng mga forksheet FET, bagaman nakakamit ang densidad, pagganap, at teoretikal na kahusayan.Ang ganap na laki ng mga karaniwang depekto (kagaspangan ng linya, paglihis ng pitch, kurbada, kawalaan ng simetriya ng profile, atbp.) ay hindi nababawasan sa parehong proporsyon ng mga nominal na sukat ng aparato. Nangangahulugan ito na ang anumang maliit na anomalya ay sumasakop, sa relatibong termino, sa isang lalong lumalaking bahagi ng transistor, na may mas malinaw na mga epekto.

Sa kontekstong ito, Hindi sapat ang mga klasikong pamamaraan ng metrolohiya upang sapat na makilala ang mga bagong arkitekturang ito. Sa loob ng proyektong European IT2, ang kumpanyang Semilab at ang mga eksperto nito sa spectroscopic ellipsometry ay bumuo ng mga pangkalahatang pamamaraan ng ellipsometry at, sa partikular, ay ginalugad ang paggamit ng Mueller Matrix Ellipsometry upang matukoy ang mga estruktural na asymmetriya sa mga forksheet FET array.

Dumadaan ang ideya gayahin ang mga sukat ng Mueller matrix sa ilalim ng iba't ibang antas at direksyon ng mga kawalaan ng simetrya Sa profile ng forksheet: mga banayad na pagkakaiba-iba sa slope ng dingding, mga pagkakaiba sa pagitan ng mga sanga, maliliit na liko, o mga maling pagkakahanay. Mula sa mga simulasyong ito, ang lawak kung saan ang mga optical na tugon na nauugnay sa bawat uri ng depekto ay maaaring matukoy mula sa isa't isa ay nasusukat, at ang ugnayan sa pagitan ng mga parameter ng asymmetry ay kinakalkula.

Ang isang kritikal na salik sa ganitong uri ng advanced na optical measurement ay ang eksaktong pagkakahanay ng sampleAng isang bahagyang pagkakamali sa pagpoposisyon ay maaaring magtakip o gayahin ang ilang mga kawalaan ng simetriya, kaya bahagi ng trabaho ay nakatuon sa pag-unawa kung paano nakakaapekto ang kawalan ng katiyakan sa pagkakahanay sa mga sukat at sa pagdidisenyo ng mga pamamaraan upang salain o mapunan ito.

Ang mga ganitong uri ng pag-unlad ay mahalaga para sa industriya ng Europa, na naglalayong palakasin ang papel nito bilang isang mahalagang manlalaro sa teknolohiya sa mga semiconductorBukod sa paggawa ng mga pinaka-advanced na node, ang mga proyektong tulad nito ay nagbibigay ng mga tool sa paglalarawan at kaalaman sa proseso na nagbibigay-daan sa pagpino ng pagmamanupaktura at pagpapabuti ng pagganap ng mga lalong kumplikadong device, kabilang ang mga forksheet.

Ang Forksheet bilang tulay patungo sa mga CFET at sa hinaharap na lampas sa 2 nm

Sumasang-ayon ang mga nangungunang tagagawa ng lohika na Ang GAA na nakabatay sa nanosheet ay hindi maaaring pahabain nang walang hanggan. lampas sa ilang henerasyon. Habang lumiliit ang mga node—2 nm, A14, A10, at kahit ano pa ang susunod—nauubos na ang mga pingga ng purong geometric scaling, at kailangan ang mas radikal na mga pagbabago sa arkitektura; mga pangangailangan tulad ng quantum computing Sila ay isang halimbawa kung bakit hinahanap ang mga bagong ruta ng densidad at pagganap.

Sa senaryong iyon, Ang CFET ay lumilitaw bilang ang "pinakamahusay na arkitektura ng CMOS" Sa pangmatagalan, ayon sa mga eksperto sa IMEC, ang patayong pagpapatong ng isang N at isang P transistor ay lubhang nakakabawas sa lawak ng ilang partikular na logic at memory block, na nagpapataas ng densidad nang hindi kinakailangang itulak ang lateral pitch sa mga hindi praktikal na limitasyon.

Ngunit, gaya ng nabanggit na, Ang integrasyon ng CFET ay lubhang kumplikadoAng mga interface, tensyon, pagkakahanay, at mga hakbang sa proseso ay dapat kontrolin nang may antas ng katumpakan na higit pa sa kasalukuyang nakagawian. Samakatuwid, ang industriya ay nangangailangan ng unti-unting transisyon na magbibigay-daan dito upang matuto, sa produksyon, kung paano pamahalaan ang mga hybrid na istruktura at kritikal na dielectric na pader nang hindi lubos na umaasa sa isang umuusbong pa ring teknolohiya.

Ang mga forksheet, at partikular na ang panlabas na dingding, ay akmang-akma sa puwang na ito. Marami sa mga aral sa pagmamanupaktura ang natutunan mula sa paggawa ng mga forksheet nang maramihan Magagamit muli ang mga ito para sa mga CFET: mula sa paghawak ng manipis na mga insulating wall, hanggang sa pagkontrol ng strain, hanggang sa pagsasama ng mga shared gate at ang pamamahala ng mga depekto sa mga kapaligirang may napakataas na densidad.

Inilalagay ng IMC ang forksheet ng panlabas na dingding bilang pangunahing arkitektura upang mapalawak ang panahon ng nanosheet hanggang sa A10 nodeBagama't ang CFET ay unti-unting nagiging ganap at ipapakilala sa malawakang saklaw sa huling bahagi ng dekada 2030, sa pagsasagawa, nangangahulugan ito na para sa ilang node ay makikita natin ang mga arkitektura na magkakasamang umiiral at magkakapatong: mga maagang forksheet sa produksyon, CFET sa mga pilot lines, "klasikong" GAA na nasa malalaking volume pa rin para sa mga pamilihan na hindi nangangailangan ng pinakabagong teknolohiya, atbp.

Pinag-uusapan din ito anong uri ng transistor ang ilalagay sa bawat gilid ng dingding sa iba't ibang bersyon ng forksheet. Ang orihinal na ideya ay naglagay ng nMOS sa isang panig at pMOS sa kabila, tulad ng sa isang klasikong CMOS. Gayunpaman, isinasaalang-alang ang mga configuration na naglalagay ng mga device na may parehong uri sa magkabilang panig upang i-optimize ang ilang partikular na cell o pagbutihin ang mga kritikal na path, depende sa mga pangangailangan sa disenyo at uri ng circuit (logic, SRAM, oscillators, atbp.). Hanggang ngayon, ang pagpipiliang ito ay nananatiling isang bukas na larangan ng pananaliksik at pag-optimize.

Inaasahan ang mga darating na taon, Malinaw ang pangako ng sektor.Gumamit ng forksheet upang mapanatiling buhay ang pagtaas ng densidad at pagganap sa pamamagitan ng unti-unting pamumuhunan sa proseso, at ilaan ang pinakadramatikong hakbang para sa panahon kung kailan tunay nang handa ang mga CFET at masusuportahan ito ng mga kagamitan sa pagmamanupaktura at metrolohiya nang hindi bumababa ang ani.

Ang lahat ng paggalaw na ito na nakapalibot sa mga transistor forksheet ay nagmumungkahi na, bagama't nagpapataw ang pisika ng mga matibay na limitasyon, May puwang pa rin para lalong higpitan ang mga node sa ibaba ng 2 nmAng kombinasyon ng mahusay na dinisenyong mga dielectric wall, strain control, mga bagong metrology scheme, at unti-unting ebolusyon tungo sa mga patayong arkitektura ay nagbubukas ng pagkakataon para sa mga tagagawa tulad ng Samsung, kasama ang mga reference center tulad ng imec, upang patuloy na itakda ang bilis ng teknolohiya para sa susunod na dekada, sa kondisyon na mababago nila ang mga ideyang ito tungo sa matatag at kumikitang mga linya ng produksyon.

Kaugnay na artikulo:

Ang papel ng mga bihirang materyales sa lupa sa hinaharap na teknolohikal