Transistorer gaffelark: nyckeln till skalning bortom 2 nm

Halvledarindustrin upplever ett avgörande ögonblick: Transistorgaffelblad har smugit sig in i alla färdplaner Ledande tillverkare ser detta som nästa stora steg framåt för skalning bortom traditionella GAA-nanoskikt. Och det är ingen slump: varje ny nod är dyrare, mer komplex och mer känslig, så vilken arkitektur som helst som pressar in mer densitet, prestanda och effektivitet utan att skjuta i höjden blir automatiskt en nyckelaktör.

Inom detta sammanhang, Samsung, Intel, TSMC och imec rör sig i full fart att definiera hur noderna på 2 nm, 1 nm och framtida Ångströmgenerationer (A14, A10, A7, etc.) kommer att se ut. I denna process är forksheet-arket avsett att vara ett "smart mellansteg" mellan nuvarande nanoskikts-GAA och framtida CFET:er (komplementära FET:er), vilket kommer att ske när den vertikala integrationen av nanopartiklar staplade ovanpå varandra blir en industriell verklighet och inte bara en laboratorieövning.

Vad är en transistorförgreningsplatta och varför är den så viktig?

Gaffelarkstransistorn är en direkt utveckling av GAA-nanoskiktstransistorn.Utformad för att maximera logik- och SRAM-densitet utan att kräva en fullständig omdesign av tillverkningsprocessen, ligger nyckeln i att introducera en strategisk dielektrisk vägg som gör att nMOS- och pMOS-transistorer kan placeras mycket närmare varandra utan att utlösa parasitisk kapacitans.

I konventionella GAA-nanoskikt, Begränsningen kommer inte så mycket från själva kanalen som från avståndet mellan de komplementära enheterna. som bildar en CMOS-logikgrind. Om de placeras för nära varandra ökar kapacitansen mellan N/P-områdena dramatiskt, vilket försämrar prestandan, ökar strömförbrukningen och kontaminerar signalen. Detta minsta avstånd höll på att bli en verklig flaskhals för att ytterligare minska storleken på standardceller.

Imec, som har varit ledande inom avancerad komponentforskning i åratal, började studera var skalbarheten hos nanoskikt började "brytas ner". Resultatet av dessa studier var idén om gaffelarketIstället för att lämna utrymmet mellan komplementära transistorer "exponerat" införs en isolerande vägg som fysiskt separerar zoner av enheter av samma typ, beroende på variant.

I sin ursprungliga uppfattning, Gaffelarket placerade en inre dielektrisk vägg mellan nMOS och pMOS inom samma standardcell. Denna vägg gör att de två transistorerna kan placeras ännu närmare varandra utan att kapacitansen ökar avsevärt, eftersom den fungerar som en elektrisk barriär mellan grindarna och de aktiva områdena. Konstruktören har därför två alternativ: minska cellarean för att få plats med mer logik per kvadratmillimeter eller använda det "extra" utrymmet för att bredda nanoskikten och öka prestandan.

De siffror som branschen hanterar är inte obetydliga: Enligt simuleringar, jämfört med ett klassiskt GAA-nanoskiktEn gaffelarksdesign kan uppnå upp till 10 % högre prestanda, en förbättring av energieffektiviteten med cirka 24 % och en minskning av cellytan med nästan 20 %. Allt detta samtidigt som en stor del av de processteg som redan behärskas för nanoskikt bibehålls.

Från FinFET till GAA och från GAA till forksheet: nästa steg

För att förstå var forksheet-arket passar in behöver vi se tillbaka ett ögonblick. När FinFET:er kom ut på marknaden löste de problemet med kanalkontroll. att plana transistorer drabbades när noden krympte. "Fenan" eller fenan höjde kanalen i 3D och grinden omfamnade tre sidor, vilket förbättrade den elektrostatiska kontrollen och minskade läckaget.

Nästa steg har varit gate-all-around (GAA), där Kanalen är inte längre en fena utan flera staplade horisontella kiselskivorhelt omgiven av grinden. Detta stärker kanalkontrollen ytterligare och möjliggör skalning till 3nm, 2nm och bortom. Intel, TSMC och Samsung håller på att övergå till denna arkitektur med bland annat sina Intel 18A-, TSMC N2- och Samsung SF3E-noder.

Men även GAA med nanoskikt har ett utgångsdatum. Logikindustrins stora strävan är CFETdär nyp-transistorerna är staplade vertikalt ovanpå varandra, så att de på anläggningsnivå upptar samma yta som en enda enhet. Detta skulle praktiskt taget kunna halvera arean för vissa kritiska celler och ge massiva förbättringar i densitet och PPA (effekt, prestanda, area).

Problemet är det CFET är en riktig integrationsmardröm.Det kräver exakt materialkontroll och extremt noggrann uppriktning mellan staplade enheter, samt en mycket delikat processkoreografi för att undvika att skada transistorerna nedanför vid tillverkningen av de ovanför. Det är därför imec och andra aktörer anser att forksheet är ett rimligt mellansteg: det återanvänder det mesta av GAA-flödet, lägger till en dielektrisk vägg och förbättrar densiteten utan att ännu ta steget till full vertikal stapling.

Ur ett tidsperspektiv, IMEC positionerar gaffelarket som huvudfokus mot slutet av detta decennium, med sikte på produktion runt 2028, medan den avancerade CFET-motorn mer sannolikt skulle vara klar i början/mitten av 30-talet, med industriell produktionsmognad runt 2032 enligt deras uppskattningar.

Samsungs vision: forksheet ska nå 1 nm

Samsung Foundry är inte längre begränsat till att konkurrera nod för nod med TSMC eller jaga Intels tidslinje; Koreanerna har tydligt siktet inställt på 1 nm-noden omkring 2031, och forksheet-systemet är en central del av deras strategi. Företaget vill fokusera starkt på densitet, effektivitet och prestanda, även om TSMC kommer att fortsätta att leda volymmässigt.

I den här planen, Samsung planerar att använda transistorer med kanalbredder nära 1 nmvilket motsvarar ungefär fem atomer. Detta är inte bara en stegvis minskning från 2 nm, utan en verklig nuvarande fysisk gräns med avseende på kanalkontroll, materialhantering och statistisk variation mellan enheter.

Samsungs forksheet-strategi syftar till minimera avståndet mellan transistorer Genom att utnyttja begränsningarna hos nuvarande litografiska skannrar introduceras en isolerande "vägg" mellan enheterna för att begränsa den elektriska interaktionen mellan dem, vilket ytterligare ökar densiteten per ytenhet. Mindre fysisk separation innebär fler transistorer i samma utrymme, men också större krav på läckage- och kopplingskontroll; det är därför den dielektriska väggen är avgörande.

Fram till nu hade steget från FinFET till GAA redan möjliggjort en märkbar förbättring av energieffektivitetenKanalen, omgiven på fyra sidor, minskar läckage jämfört med FinFET:ernas tresidiga gate. Forksheet-diagrammet optimerar ytterligare genom att åtgärda en av de största flaskhalsarna: det fysiska avståndet mellan nyp-enheter i cellen. För att skala bortom 2 nm utan att kompromissa med strömförbrukning eller prestanda blir den här typen av aggressiva lösningar avgörande.

I marknadssammanhang, Samsung är fortfarande den näst största aktören inom gjuteriverksamhet. Volymmässigt verkar TSMC i en annan liga med över 70 % av den globala marknadsandelen. Trots detta har koreanerna skickligt utnyttjat aktuell innovation: de var först med att introducera EUV i sin 7nm-nod och även först med att sätta GAA i produktion vid 3nm. Detta har inte gett dem ledarskap inom intäkter, men det har säkerställt en konsekvent närvaro i teknikdebatten.

1 nm-noden med forksheet bör för närvarande ses som ett tecken på territorium och teknologisk ambition Snarare än att se det som något som omedelbart kommer att översvämma marknaden, kommer den verkliga utmaningen att vara att omvandla den teoretiska fördelen i densitet och PPP till faktisk produktion med rimliga avkastningar och överkomliga kostnader. Det är där, historiskt sett, de verkliga vinnarna avgörs: inte vid konferenspresentationer, utan i fabriken.

Innervägg och yttervägg: utvecklingen av gaffelbladsdesign

När imec presenterade konceptet med forksheet 2017, Den ursprungliga arkitekturen var baserad på en "innervägg" Isoleringsväggen, som är placerad mellan nMOS- och pMOS-komponenterna i standardcellen, introducerades tidigt i flödet, före grindmönstret, och var därefter tvungen att överleva otaliga bearbetningssteg: selektiv etsning, avsättning av olika dielektrikum, värmebehandlingar, etc.

Detta tillvägagångssätt medförde flera betydande svårigheter. Bredden på den väggen måste vara extremt liteni storleksordningen 8 till 10 nm, om en cellhöjd på cirka 90 nm skulle bibehållas. Med en så tunn vägg utsatt för så många efterföljande steg skulle varje liten överetsning eller kemisk attack kunna erodera den okontrollerat. Detta ställde mycket strikta krav på det dielektriska materialet och processtoleranserna.

Dessutom, I många logiska konstruktioner delar np-transistorernas grindar en del av spåret.Genom att placera en styv barriär mellan dem blir denna anslutning komplicerad: antingen måste dörren "hoppa" över väggen, vilket ger oönskad parasitisk kapacitans, eller så behövs mer ovanliga routinglösningar som i slutändan försämrar prestanda och area.

En annan känslig punkt på innerväggens gaffelduk var kanalkontrollen. Portens geometri i den ursprungliga implementeringen omfattade egentligen bara tre sidor av kanalen.Därför var den elektrostatiska styrningen inte lika bra som en GAA-analys enligt läroboken. I takt med att kanallängderna fortsätter att minska blir denna relativa kontrollförlust alltmer problematisk.

Inför dessa begränsningar har imec tagit ett nytt tillvägagångssätt med en ny variant som kallas "ytterväggsgaffelark"I den här versionen är den isolerande väggen nu placerad vid kanten av standardcellen, vilket separerar enheter av samma typ som tillhör intilliggande celler, istället för att placera barriären inuti själva cellen mellan nMOS och pMOS. Detta förändrar integrationsmetoden avsevärt.

När man ritar väggen utåt, Dess bredd kan ökas till cirka 15 nm utan att cellens totala höjd påverkas negativt.Detta gör att den kan byggas med välkända material och verktyg, såsom kiseldioxid, och framför allt introduceras senare i tillverkningssekvensen, när kritiska steg som bildning av käll-/dränage eller frigöring av nanoskikt har slutförts. Genom att komma in i flödet senare utsätts väggen för färre aggressiva processer, vilket gör det lättare att bibehålla dess integritet.

Fördelar med ytterväggsgaffelplåt: bättre kontroll och enklare tillverkning

Att flytta väggen på ytterväggens gaffelplåt förbättrar inte bara tillverkningsbarheten, Det förenklar också integrationen av transistorgrinden.Nu kan grinden förlängas kontinuerligt över nyp-enheterna utan att behöva korsa en barriär mitt i cellen, vilket minskar routingskomplexiteten och undviker att lägga till onödig parasitisk kapacitans.

Ett annat intressant knep med ytterväggens gaffelduk är att trimma väggen något i slutet av processenOm cirka 5 nm av den väggen tas bort i de sista stegen, kan grinden lindas runt en större del av kanalen, vilket återställer och till och med förbättrar den elektrostatiska kontrollen jämfört med den tidigare varianten. Simuleringar som presenterats av imec indikerar en ökning med cirka 25 % i ledningsström tack vare denna förbättring av grind-kanal-kopplingen.

Den nya designen löser också ett klassiskt problem med nanoskikt och den första generationen av gaffelskikt: kontinuiteten av mekanisk spänning (töjning) i kanalenUnder processen täcker en skyddande mask det område där ytterväggen senare kommer att bildas, så att kislet under masken förblir ett kontinuerligt kristallint block. Detta gör att spänningsinducerande käll-/dräneringsmaterial – till exempel kisel-germanium för pMOS – kan överföra spänning mer effektivt till kanalen.

I tidigare arkitekturer, med vertikala avbrott och diskontinuiteter, Den mekaniska ansträngningen minskade av feljusteringar och defekterResultatet blev minskad mobilitet hos bärvågen och därmed mindre ström för samma spänning. Den yttre väggens gaffelplåt undviker i stort sett dessa problem, vilket möjliggör en mer enhetlig och systematisk applicering av belastning.

Simuleringar i SRAM-minnen och oscillatorer bekräftar att vid nod A10 (runt 1 nm / 10 Ångström) kan det nya arrangemanget uppnå en minskning av cellytan på cirka 22 % jämfört med nanoskiktbaserade A14-konstruktioner, vilket drar nytta av en tätare grinddelning och tätare packning hos liknande komponenter. I oscillatorkretsar, när full belastning appliceras, matchar eller överträffar den yttre vägggaffelarkets prestanda den hos motsvarande A14- och 2 nm-konstruktioner; utan belastning sjunker ledningsströmmen med cirka 33 %, vilket belyser hur kritisk denna faktor är.

Utöver de specifika siffrorna, Den stora fördelen med ytterväggsgaffelplåten är att den återvinner en stor del av nanoskiktets kunskap.Den använder välkända material, befintlig utrustning i nuvarande fabriker och processsekvenser som inte kräver ombyggnad av hela anläggningen. Detta minskar risker, kostnader och mognadstider jämfört med mer omvälvande alternativ.

Mätteknikutmaningar och defekter i gaffelarksstrukturer

Allt eftersom transistorstrukturer blir mindre och mer komplicerade, Feldetektering blir ett allt större huvudbryI nästa generations CMOS är utmaningen inte längre bara att "tillverka transistorn", utan att kunna se och noggrant mäta små strukturella defekter som ändå har en enorm inverkan på det elektriska beteendet.

När det gäller gaffelarks-FET:er, även om densitet, prestanda och teoretisk effektivitet uppnås.Den absoluta storleken på typiska defekter (linjeojämnheter, tonhöjdsavvikelser, krökningar, profilasymmetrier etc.) minskar inte i samma proportion som enhetens nominella dimensioner. Detta innebär att varje liten avvikelse upptar, relativt sett, en allt större del av transistorn, med mer uttalade effekter.

I detta sammanhang Klassiska mättekniker är otillräckliga för att adekvat karakterisera dessa nya arkitekturer. Inom det europeiska IT2-projektet har företaget Semilab och dess experter inom spektroskopisk ellipsometri utvecklat generaliserade ellipsometrimetoder och har i synnerhet undersökt användningen av Mueller-matrisellipsometri för att detektera strukturella asymmetrier i gaffelarks-FET-matriser.

Idén går igenom simulera Mueller-matrismätningar under olika grader och riktningar av asymmetrier I gaffelarksprofilen: subtila variationer i väggens lutning, skillnader mellan grenar, små böjningar eller feljusteringar. Från dessa simuleringar kvantifieras i vilken utsträckning de optiska svaren associerade med varje typ av defekt kan särskiljas från varandra, och korrelationen mellan asymmetriparametrar beräknas.

En kritisk faktor i denna typ av avancerad optisk mätning är den exakta inriktningen av provetEtt litet fel i positioneringen kan maskera eller härma vissa asymmetrier, så en del av arbetet fokuserar på att förstå hur osäkerhet i uppriktningen påverkar mätningar och på att utforma metoder för att filtrera eller kompensera för det.

Den här typen av utveckling är grundläggande för den europeiska industrin, som strävar efter att stärka sin roll som en relevant teknologisk aktör inom halvledareUtöver att tillverka de mest avancerade noderna tillhandahåller projekt som detta karakteriseringsverktyg och processkunskap som möjliggör förfining av tillverkningen och förbättrad prestanda för alltmer komplexa enheter, inklusive gaffelark.

Gaffelblad som en bro till CFET:er och framtiden bortom 2 nm

De ledande logiktillverkarna är överens om att Den nanoskiktsbaserade GAA kan inte sträckas i oändlighet. bortom några generationer. Allt eftersom noderna blir mindre – 2 nm, A14, A10 och vad som än kommer härnäst – uttöms hävstångarna för rent geometrisk skalning, och mer radikala arkitektoniska förändringar behövs; krav som kvantkalkylering De är ett exempel på varför nya vägar för täthet och prestanda söks.

I det scenariot, CFET framstår som den "ultimata CMOS-arkitekturen" På lång sikt, enligt experter på IMEC, minskar vertikal stapling av en N- och en P-transistor drastiskt arean för vissa logik- och minnesblock, vilket ökar densiteten utan att behöva pressa den laterala tonhöjden till opraktiska gränser.

Men, som redan nämnts, CFET:s integration är enormt komplexGränssnitt, spänningar, uppriktningar och processteg måste kontrolleras med en precisionsnivå som vida överstiger vad som för närvarande är rutinmässigt. Därför behöver industrin en gradvis övergång som gör det möjligt för den att lära sig, i produktionen, hur man hanterar hybridstrukturer och kritiska dielektriska väggar utan att helt förlita sig på en fortfarande framväxande teknik.

Gaffelplattorna, och i synnerhet ytterväggsvarianten, passar precis in i denna glipa. Många av de tillverkningslärdomar som dragits från att producera gaffelark i hög volym De kommer att kunna återanvändas för CFET: från hantering av tunna isolerande väggar, till töjningskontroll, till integration av delade grindar och hantering av defekter i miljöer med mycket hög densitet.

IMC placerar ytterväggens gaffelduk som nyckelarkitektur för att utöka nanosheet-eran till A10-nodenMedan CFET mognar och kommer att introduceras i stor skala senare under 2030-talet, innebär det i praktiken att vi för flera noder kommer att se arkitekturer samexistera och överlappa varandra: tidiga forksheets i produktion, CFET i pilotlinjer, "klassisk" GAA fortfarande i stora volymer för marknader som inte behöver den allra senaste tekniken, etc.

Det diskuteras också vilken typ av transistorer man ska placera på varje sida av väggen i de olika versionerna av forksheet-systemet. Den ursprungliga idén placerade nMOS på ena sidan och pMOS på den andra, precis som i ett klassiskt CMOS. Konfigurationer övervägs dock som placerar enheter av samma typ på båda sidor för att optimera vissa celler eller förbättra kritiska vägar, beroende på designbehov och kretstyp (logik, SRAM, oscillatorer etc.). Än idag är detta val fortfarande ett öppet forsknings- och optimeringsfält.

Med blicken framåt mot de kommande åren, Sektorns engagemang är tydligt.Använd ett förgreningsblad för att hålla eskaleringen av densitet och prestanda vid liv med stegvisa investeringar i processen, och reservera det mest dramatiska språnget till när CFET:er verkligen är redo och tillverknings- och mätverktyg kan stödja det utan att sjunka i utbyte.

All denna rörelse kring transistorgaffelplattor antyder att, även om fysiken sätter hårda gränser, Det finns fortfarande utrymme att ytterligare skärpa noderna under 2 nmKombinationen av väl utformade dielektriska väggar, töjningskontroll, nya mätsystem och en gradvis utveckling mot vertikala arkitekturer öppnar upp möjligheter för tillverkare som Samsung, tillsammans med referenscenter som imec, att fortsätta sätta den tekniska takten för det kommande decenniet, förutsatt att de kan omvandla dessa idéer till stabila och lönsamma produktionslinjer.