Tranzistorový list: kľúč k škálovaniu nad 2 nm

Polovodičový priemysel zažíva kľúčový moment: Tranzistorové vidlicové listy sa vkradli do všetkých plánov. Poprední výrobcovia to vnímajú ako ďalší veľký krok vpred v škálovaní za hranice tradičných nanovrstvových materiálov GAA. A nie je to náhoda: každý nový uzol je drahší, zložitejší a krehkejší, takže akákoľvek architektúra, ktorá dosahuje vyššiu hustotu, výkon a efektivitu bez prudkého nárastu nákladov, sa automaticky stáva kľúčovým hráčom.

V tomto kontexte, Samsung, Intel, TSMC a imec sa pohybujú plnou rýchlosťou definovať, aké budú uzly 2 nm, 1 nm a budúce angstromové generácie (A14, A10, A7 atď.). V tomto procese je vidlicový systém predurčený byť „inteligentným medzikrokom“ medzi súčasnými nanovrstvovými GAA a budúcimi CFET (doplnkovými FET), ktoré vzniknú, keď sa vertikálna integrácia nanočastíc naskladaných na sebe stane priemyselnou realitou a nie len laboratórnym cvičením.

Čo je to tranzistorová vidlicová doska a prečo je taká dôležitá?

Vidlicový tranzistor je priamym vývojom nanovrstvového tranzistora GAA.Navrhnutý tak, aby maximalizoval hustotu logiky a SRAM bez nutnosti úplnej zmeny výrobného procesu, kľúč spočíva v zavedení strategickej dielektrickej steny, ktorá umožňuje umiestniť tranzistory nMOS a pMOS oveľa bližšie k sebe bez spustenia parazitnej kapacity.

V konvenčných nanovrstvách GAA, Obmedzenie nepochádza ani tak zo samotného kanála, ako skôr zo vzdialenosti medzi doplnkovými zariadeniami. ktoré tvoria logickú bránu CMOS. Ak sú umiestnené príliš blízko seba, kapacita medzi oblasťami N/P sa dramaticky zvyšuje, čo znižuje výkon, zvyšuje spotrebu energie a kontaminuje signál. Táto minimálna vzdialenosť sa stáva skutočnou prekážkou pre ďalšie zmenšovanie veľkosti štandardných článkov.

Spoločnosť Imec, ktorá je už roky lídrom vo výskume pokročilých zariadení, začala študovať, kde sa škálovateľnosť nanovrstvy začína „rozpadať“. Výsledkom týchto štúdií bola myšlienka hárku s vidličkouNamiesto toho, aby priestor medzi komplementárnymi tranzistormi zostal „odkrytý“, zavádza sa izolačná stena, ktorá fyzicky oddeľuje zóny zariadení rovnakého typu v závislosti od variantu.

Vo svojej pôvodnej koncepcii, Vidlicová doska umiestnila vnútornú dielektrickú stenu medzi nMOS a pMOS v rámci tej istej štandardnej bunky. Táto stena umožňuje umiestniť dva tranzistory ešte bližšie k sebe bez výrazného zvýšenia kapacity, pretože pôsobí ako elektrická bariéra medzi hradlami a aktívnymi oblasťami. Návrhár teda čelí dvom možnostiam: zmenšiť plochu bunky, aby sa do nej zmestilo viac logiky na štvorcový milimeter, alebo použiť „extra“ priestor na rozšírenie nanovrstiev a zvýšenie výkonu.

Čísla, s ktorými sa toto odvetvie zaoberá, nie sú zanedbateľné: Podľa simulácií, v porovnaní s klasickou nanovrstvou GAAKonštrukcia vidlicového plechu môže dosiahnuť až o 10 % vyšší výkon, zlepšenie energetickej účinnosti približne o 24 % a zníženie plochy buniek takmer o 20 %. To všetko pri zachovaní veľkej časti procesných krokov, ktoré už boli zvládnuté pre nanovrstvy.

Od FinFETu k GAA a od GAA k forksheetu: ďalší krok

Aby sme pochopili, kde sa nachádza miesto s vidličkou, musíme sa na chvíľu obzrieť späť. Keď sa FinFETy dostali na trh, vyriešili problém s riadením kanálov. že planárne tranzistory utrpeli, keď sa uzol zmenšil. „Rebra“ alebo plutva zdvihla kanál v 3D a hradlo obklopovalo tri strany, čím sa zlepšila elektrostatická kontrola a znížil sa únik.

Ďalším skokom bol gate-all-around (GAA), kde Kanál už nie je plutva, ale niekoľko naskladaných horizontálnych silikónových dosiekúplne obklopený hradlom. To ďalej posilňuje riadenie kanálov a umožňuje škálovanie na 3nm, 2nm a vyššie technológie. Spoločnosti Intel, TSMC a Samsung práve prechádzajú na túto architektúru so svojimi uzlami Intel 18A, TSMC N2 a Samsung SF3E, okrem iných.

Avšak aj GAA s nanovrstvami má dátum spotreby. Veľkým cieľom logického priemyslu je CFETkde sú tranzistory nyp naskladané vertikálne na seba, takže na úrovni závodu zaberajú plochu jedného zariadenia. To by mohlo prakticky znížiť plochu určitých kritických buniek na polovicu a poskytnúť masívne zlepšenie hustoty a PPA (výkon, výkon, plocha).

Problém je v tom CFET je skutočná nočná mora integrácie.Vyžaduje si to presnú kontrolu materiálu a extrémne presné zarovnanie medzi stohovanými zariadeniami, ako aj veľmi jemnú choreografiu procesu, aby sa predišlo poškodeniu tranzistorov pod nimi pri výrobe tých horných. Preto spoločnosť imec a ďalší hráči považujú vidlicovú dosku za rozumný medzikrok: opätovne využíva väčšinu toku GAA, pridáva dielektrickú stenu a zlepšuje hustotu bez toho, aby sa ešte urobil skok k plnému vertikálnemu stohovaniu.

Z časového hľadiska, IMEC sa na konci tohto desaťročia zameriava najmä na prezentáciu na trhu.s výhľadom na výrobu okolo roku 2028, zatiaľ čo špičková CFET by bola pravdepodobnejšie pripravená začiatkom až v polovici 30. rokov 20. storočia a priemyselná produkcia by podľa ich odhadov dosiahla zrelosť okolo roku 2032.

Vízia spoločnosti Samsung: vidlicový sheet dosiahne 1nm

Samsung Foundry sa už neobmedzuje len na súťaženie uzlov s TSMC alebo naháňanie časovú os Intelu; Kórejčania sa jasne zameriavajú na 1 nm uzol približne do roku 2031 a rozširujúci sa systém je ústrednou súčasťou jej stratégie. Spoločnosť sa chce výrazne zamerať na hustotu, efektívnosť a výkon, aj keď TSMC bude naďalej viesť v objeme.

V tomto pláne, Spoločnosť Samsung plánuje použiť tranzistory so šírkou kanála blízkou 1 nmčo zodpovedá približne piatim atómom. Nejde len o postupné zníženie z 2 nm, ale o skutočnú súčasnú fyzikálnu hranicu, pokiaľ ide o riadenie kanálov, manipuláciu s materiálmi a štatistickú variabilitu medzi zariadeniami.

Prístup spoločnosti Samsung založený na stratégii minimalizovať priestor medzi tranzistormi Vďaka obmedzeniam súčasných litografických skenerov sa medzi zariadeniami zavádza izolačná „stenka“, ktorá obmedzuje elektrickú interakciu medzi nimi, čím sa ďalej zvyšuje hustota na jednotku plochy. Menšie fyzické oddelenie znamená viac tranzistorov v rovnakom priestore, ale aj väčšie nároky na kontrolu úniku a väzby; preto je dielektrická stena kritická.

Doteraz prechod z FinFET na GAA už umožňoval výrazné zlepšenie energetickej účinnostiKanál, obklopený zo štyroch strán, znižuje únik v porovnaní s trojstranným hradlom FinFETov. Vidlicová doska pridáva ďalšiu optimalizáciu riešením jedného z hlavných úzkych miest: fyzickej vzdialenosti medzi zariadeniami nyp v bunke. Pre škálovanie nad 2 nm bez kompromisov v spotrebe energie alebo výkone sú tieto druhy agresívnych riešení nevyhnutné.

V kontexte trhu, Spoločnosť Samsung zostáva druhým hlavným hráčom v oblasti zlievarní. Čo sa týka objemu, TSMC pôsobí v inej lige s viac ako 70 % podielom na globálnom trhu. Napriek tomu Kórejčania šikovne využili včasné inovácie: boli prví, ktorí zaviedli EUV vo svojom 7nm uzle a tiež prví, ktorí uviedli do výroby GAA s 3nm technológiou. To im síce nezabezpečilo vedúce postavenie v oblasti tržieb, ale zabezpečilo im to konzistentnú prítomnosť v technologickej diskusii.

1 nm uzol s forksheetom by sa mal zatiaľ považovať za znak územia a technologických ambícií Namiesto toho, aby sa to vnímalo ako niečo, čo okamžite zaplaví trh, skutočnou výzvou bude premeniť túto teoretickú výhodu v hustote a PPP na skutočnú produkciu s rozumnými výnosmi a dostupnými nákladmi. Historicky sa práve tam rozhodujú skutoční víťazi: nie na konferenčných prezentáciách, ale v továrni.

Vnútorná a vonkajšia stena: vývoj dizajnu vidlicového háku

Keď spoločnosť imec v roku 2017 predstavila koncept stojaceho stola, Pôvodná architektúra bola založená na „vnútornej stene“ Izolačná stena, umiestnená medzi nMOS a pMOS tranzistormi v štandardnej cele, bola zavedená na začiatku toku, pred hradlovým vzorom, a odvtedy musela prežiť nespočetné kroky spracovania: selektívne leptanie, nanášanie rôznych dielektrík, tepelné spracovanie atď.

Tento prístup predstavoval niekoľko významných ťažkostí. Šírka tejto steny musela byť extrémne malárádovo 8 až 10 nm, ak sa mala zachovať výška bunky okolo 90 nm. Pri takejto tenkej stene vystavenej toľkým následným krokom by ju akékoľvek mierne nadmerné leptanie alebo chemický útok mohol nekontrolovateľne erodovať. To kládlo veľmi prísne požiadavky na dielektrický materiál a tolerancie procesu.

Okrem toho, V mnohých logických návrhoch zdieľajú brány np tranzistorov časť stopy.Umiestnením pevnej bariéry medzi ne sa toto spojenie skomplikuje: buď musia dvere „preskočiť“ cez stenu, čo pridáva nežiaducu parazitickú kapacitu, alebo sú potrebné nezvyčajnejšie riešenia smerovania, ktoré nakoniec znehodnocujú výkon a priestor.

Ďalším citlivým bodom vnútornej steny vidlicového plechu bolo ovládanie kanála. Geometria brány v pôvodnej implementácii skutočne obklopovala iba tri strany kanálaPreto elektrostatická kontrola nebola taká dobrá ako v učebnicovom GAA. S postupným znižovaním dĺžky kanálov sa táto relatívna strata kontroly stáva čoraz problematickejšou.

Vzhľadom na tieto obmedzenia spoločnosť imec zvolila nový prístup s novým variantom s názvom „vonkajšia stena vidlicového hárka“V tejto verzii je izolačná stena umiestnená na okraji štandardnej bunky a oddeľuje zariadenia rovnakého typu patriace k susedným bunkám, namiesto vloženia bariéry do samotnej bunky medzi nMOS a pMOS. To výrazne mení integračný prístup.

Pri nakreslení steny smerom von, Jeho šírku je možné zväčšiť na približne 15 nm bez toho, aby sa znížila celková výška bunky.To umožňuje jeho výrobu zo známych materiálov a nástrojov, ako je oxid kremičitý, a predovšetkým jeho neskoršie zavedenie do výrobného postupu, po dokončení kritických krokov, ako je tvorba zdroja/odtoku alebo uvoľnenie nanovrstvy. Neskorším vstupom do prúdenia je stena vystavená menšiemu počtu agresívnych procesov, čo uľahčuje udržanie jej integrity.

Výhody vonkajšej steny s vidlicovým plechom: lepšia kontrola a jednoduchšia výroba

Premiestnenie steny na vonkajšom stenovom rozvetvenom plechu nielen zlepšuje vyrobiteľnosť, Zjednodušuje to tiež integráciu tranzistorovej brány.Teraz je možné bránu plynule rozširovať cez zariadenia nyp bez toho, aby bolo nutné prekročiť bariéru uprostred bunky, čím sa znižuje zložitosť smerovania a zabráni sa pridávaniu zbytočnej parazitnej kapacity.

Ďalším zaujímavým trikom vonkajšej steny s vidličkou je na konci procesu mierne orežte stenuAk sa v záverečných krokoch odstráni približne 5 nm tejto steny, hradlo sa môže obaliť okolo väčšej časti kanála, čím sa obnoví a dokonca zlepší elektrostatická kontrola v porovnaní s predchádzajúcim variantom. Simulácie prezentované spoločnosťou imec naznačujú zvýšenie vodivostného prúdu približne o 25 % vďaka tomuto zlepšeniu väzby hradlo-kanál.

Nový dizajn tiež rieši klasický problém nanovrstvov a prvej generácie vidlicových vrstiev: kontinuita mechanického napätia (deformácie) v kanáliPočas procesu ochranná maska ​​pokrýva oblasť, kde sa neskôr vytvorí vonkajšia stena, takže kremík pod maskou zostáva súvislým kryštalickým blokom. To umožňuje materiálom zdroj/odtok indukujúcim napätie – napríklad kremík-germánium pre pMOS – prenášať napätie do kanála efektívnejšie.

V predchádzajúcich architektúrach s vertikálnymi prerušeniami a diskontinuitami, Túto mechanickú námahu zmiernili nesprávne zarovnania a chybyVýsledkom bola znížená mobilita nosičov náboja, a teda menší prúd pri rovnakom napätí. Vonkajšia stena s vidlicovou doskou týmto problémom do značnej miery zabraňuje, čo umožňuje rovnomernejšie a systematickejšie pôsobenie napätia.

Simulácie v SRAM pamätiach a oscilátoroch potvrdzujú, že v uzle A10 (približne 1 nm / 10 Å), nové usporiadanie dokáže dosiahnuť zmenšenie plochy bunky približne o 22 % v porovnaní s návrhmi A14 založenými na nanovrstvách, pričom využíva užšiu rozteč hradiel a hustejšie usporiadanie podobných zariadení. V oscilačných obvodoch sa pri plnom napätí výkon vidlicovej vrstvy vonkajšej steny vyrovná alebo prekračuje výkon ekvivalentných návrhov A14 a 2 nm; bez napätia vodivý prúd klesá približne o 33 %, čo zdôrazňuje kritickú dôležitosť tohto faktora.

Okrem konkrétnych čísel, Veľkou výhodou vonkajšej steny vidlicového plechu je, že recykluje veľkú časť know-how nanoplechuVyužíva známe materiály, existujúce zariadenia v súčasných továrňach a procesné postupy, ktoré nevyžadujú prestavbu celého závodu. To znižuje riziko, náklady a čas dozrievania v porovnaní s inovatívnejšími alternatívami.

Metrologické problémy a nedostatky v štruktúrach vidlicových plachiet

Ako sa štruktúry tranzistorov zmenšujú a stávajú zložitejšími, Detekcia chýb sa stáva čoraz väčším problémomV novej generácii CMOS už výzvou nie je len „výroba tranzistora“, ale schopnosť vidieť a presne merať drobné štrukturálne defekty, ktoré však majú obrovský vplyv na elektrické správanie.

V prípade vidlicových FET tranzistorov, hoci dosahuje sa hustota, výkon a teoretická účinnosť.Absolútna veľkosť typických defektov (drsnosť čiar, odchýlky rozstupu, zakrivenia, asymetrie profilu atď.) sa nezmenšuje v rovnakom pomere ako nominálne rozmery zariadenia. To znamená, že akákoľvek malá anomália zaberá v relatívnom vyjadrení čoraz väčšiu časť tranzistora s výraznejšími účinkami.

V tomto kontexte, Klasické metrologické techniky zlyhávajú aby adekvátne charakterizovali tieto nové architektúry. V rámci európskeho projektu IT2 spoločnosť Semilab a jej odborníci na spektroskopickú elipsometriu vyvinuli zovšeobecnené metódy elipsometrie a najmä skúmali použitie Muellerovej maticovej elipsometrie na detekciu štrukturálnych asymetrií v poliach FET s vidlicovými listami.

Táto myšlienka zahŕňa simulovať merania Muellerovej matice pri rôznych stupňoch a smeroch asymetrie V profile vidlicovej dosky: jemné zmeny sklonu steny, rozdiely medzi vetvami, malé ohyby alebo nesprávne zarovnania. Z týchto simulácií sa kvantifikuje rozsah, v akom je možné odlíšiť optické odozvy spojené s každým typom defektu od ostatných, a vypočíta sa korelácia medzi parametrami asymetrie.

Kritickým faktorom pri tomto type pokročilého optického merania je presné zarovnanie vzorkyMierna chyba v polohovaní môže maskovať alebo napodobňovať určité asymetrie, takže časť práce sa zameriava na pochopenie toho, ako neistota zarovnania ovplyvňuje merania, a na navrhovanie metód na jej filtrovanie alebo kompenzáciu.

Tieto typy vývoja sú pre európsky priemysel zásadné, ktorá sa snaží posilniť svoju úlohu ako relevantného technologického hráča v oblasti polovodičovOkrem výroby najpokročilejších uzlov poskytujú projekty ako tento nástroje na charakterizáciu a znalosti procesov, ktoré umožňujú zdokonaliť výrobu a zlepšiť výkon čoraz zložitejších zariadení vrátane vidlicových plechov.

Vidlicový sheet ako most k CFET a budúcnosti za hranicami 2 nm

Poprední výrobcovia logiky sa zhodujú v tom, že GAA na báze nanovrstvy sa nedá naťahovať donekonečna. za hranicou niekoľkých generácií. Ako sa uzly zmenšujú – 2 nm, A14, A10 a čokoľvek, čo príde potom – páky čisto geometrického škálovania sú vyčerpané a sú potrebné radikálnejšie architektonické zmeny; požiadavky, ako napríklad kvantové výpočty Sú príkladom toho, prečo sa hľadajú nové cesty k hustote a výkonu.

V tomto scenári CFET sa javí ako „dokonalá architektúra CMOS“ Podľa expertov z IMEC vertikálne umiestnenie tranzistora N a P drasticky zmenšuje plochu určitých logických a pamäťových blokov, čím sa zvyšuje hustota bez toho, aby sa musel bočný rozstup posúvať do nepraktických limitov.

Ale, ako už bolo spomenuté, Integrácia CFET je nesmierne zložitáRozhrania, napätia, zarovnania a procesné kroky musia byť riadené s úrovňou presnosti, ktorá ďaleko prevyšuje súčasnú rutinu. Preto priemysel potrebuje postupný prechod, ktorý mu umožní naučiť sa vo výrobe, ako riadiť hybridné štruktúry a kritické dielektrické steny bez toho, aby sa musel úplne spoliehať na stále sa rozvíjajúcu technológiu.

Vidlicové plechy, a najmä variant s vonkajšou stenou, zapadajú presne do tejto medzery. Mnohé z výrobných poznatkov získaných z výroby vidličiek vo veľkom objeme Budú opätovne použiteľné pre CFETy: od manipulácie s tenkými izolačnými stenami, cez kontrolu napätia, až po integráciu zdieľaných hradiel a riadenie defektov v prostrediach s veľmi vysokou hustotou.

IMC umiestňuje vonkajšiu stenu vidlicového plechu ako kľúčová architektúra na rozšírenie éry nanovrstvy na uzol A10Hoci CFET dozrieva a bude zavedený vo veľkom meradle neskôr v 30. rokoch 21. storočia, v praxi to znamená, že v prípade niekoľkých uzlov uvidíme koexistenciu a prekrývanie architektúr: skoré rozvetvené systémy vo výrobe, CFET v pilotných linkách, „klasický“ GAA stále vo veľkých objemoch pre trhy, ktoré nepotrebujú najnovšie technológie atď.

Diskutuje sa aj o tom aký typ tranzistorov umiestniť na každú stranu steny v rôznych verziách vidlicového obvodu. Pôvodná myšlienka umiestniť nMOS na jednu stranu a pMOS na druhú, ako v klasickom CMOS. Uvažujú sa však o konfiguráciách, ktoré umiestňujú zariadenia rovnakého typu na obe strany, aby sa optimalizovali určité bunky alebo zlepšili kritické cesty v závislosti od potrieb návrhu a typu obvodu (logika, SRAM, oscilátory atď.). Dodnes zostáva táto voľba otvoreným poľom výskumu a optimalizácie.

S výhľadom do budúcnosti, Záväzok sektora je jasný.Použite plán na udržanie eskalácie hustoty a výkonu s postupnými investíciami do procesu a najdramatickejší skok si nechajte na dobu, keď budú CFET skutočne pripravené a výrobné a metrologické nástroje ich budú môcť podporiť bez poklesu výnosov.

Všetok tento pohyb okolo tranzistorových vidlicových dosiek naznačuje, že hoci fyzika ukladá prísne limity, Stále je priestor na ďalšie sprísnenie uzlov pod 2 nmKombinácia dobre navrhnutých dielektrických stien, regulácie napätia, nových metrologických schém a postupného vývoja smerom k vertikálnym architektúram otvára výrobcom ako Samsung spolu s referenčnými centrami ako imec príležitosť pokračovať v určovaní technologického tempa pre nasledujúce desaťročie, za predpokladu, že dokážu tieto myšlienky premeniť na stabilné a ziskové výrobné linky.